modelsim仿真

modelsim仿真具备易于使用的混合语言模拟引擎，全面支持SystemVerilog、SystemC、PSL之类的系统级描述语言，并支持对它们启用信号条件断点、波形比较等调试项目。与此同时，此工具还提供了源代码模版和项目管理助手。

官方引见

Mentor公司的ModelSim是业界最优异的HDL语言仿真软件，它能供给友爱的仿真情况，是业界独一的单内核拥有VHDL和Verilog夹杂仿真的仿真器。modelsim仿真采取直接优化的编译功能、Tcl/Tk功能、和单一内核仿真功能，编译仿真速度快，编译的代码与平台有关，便于庇护IP核，特性化的图形场景布局和用户接口，为用户加速调错供给强无力的手腕，是FPGA/ASIC设计的首选仿真软件。

软件特点

· C和Tcl/Tk接口，C调试；

· 对SystemC的直接拥有，和HDL肆意夹杂；

· 拥有SystemVerilog的设计性能；

· 对系统级描写语言的最周全拥有，SystemVerilog，SystemC，PSL；

· ASIC Sign off。

· 可以独立或同时开启行动（behavioral）、RTL级、和门级（gate-level）的代码。

· RTL和门级优化，当地编译布局，编译仿真速度快，跨平台跨版本仿真；

· 单内核VHDL和Verilog夹杂仿真；

· 源代码模版和助理，项目办理；

· 集成了机能解读、波形比力、代码笼盖、数据流ChaseX、Signal Spy、虚拟工具Virtual Object、Memory窗口、Assertion窗口、源码窗口展示信号值、信号前提断点等浩繁调试性能；

优势亮点

1、规整的夹杂语言摹拟引擎，易于运用和机能

2、拥有的Verilog，SystemVerilog的设计，VHDL和SystemC对繁琐的设计情况的有用核对

3、迅速调试，易于运用，多语言调试情况

4、高级代码笼盖和解读 东西，可迅速笼盖规模

5、交互式和前期摹拟调试可用，是以二者都运用一样的调试情况

6、厉害的波形 比力，便于解读差别和毛病

小编测评

此工具可以对多种语言编译的项目进行调试，初次使用时，可以先新建一个自己的library库，在相应的地方输入工程的名字和存储工程的路径，建立测试文件，然后对相应的文件进行编译，它会使用颜色来表示文件的编译状态。

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