modelsim se PC

modelsim se隶属于硬件描述语言HDL的仿真模拟开发环境，整个工具对于提供了完整的功能项支持，可对于本地导入的数据进行充分利用，同时带给用户直接查看处理进度的图形化图像，即时对于整个项目进行整体参数的测试，并提高整体的高级代码覆盖率，这样做的好处是让数据不容易出现断层。

软件特色

1、统一的混合语言模拟引擎，易于使用和性能

2、Verilog的原生支持，用于设计的SystemVerilog，VHDL和SystemC，用于有效验证复杂的设计环境

3、快速调试，易于使用，多语言调试环境

4、高级代码覆盖和分析工具，可实现快速覆盖范围

5、交互式和后期模拟调试可用，因此两者都使用相同的调试环境

6、强大的波形比较，便于分析差异和错误

7、统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范

8、与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能

功能介绍

1、高级代码覆盖率

ModelSim的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。

ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。所有覆盖信息都存储在统一覆盖数据库（UCDB）中，该数据库用于收集和管理高效数据库中的所有覆盖信息。可以使用分析代码覆盖率数据的覆盖率实用程序，例如合并和测试排名。覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。

支持的覆盖类型包括：

声明报道

运行期间执行的语句数

分行报道

影响HDL执行控制流的表达式和case语句

条件覆盖

将分支上的条件分解为使结果为true或false的元素

表达范围

与条件覆盖相同，但涵盖并发信号分配而不是分支决策

重点关注表达

以确定覆盖结果的表达式的每个独立输入的方式呈现表达覆盖率数据

增强的切换覆盖范围

在默认模式下，计数从低到高和从高到低的转换;在扩展模式下，计算与X的转换

有限状态机覆盖

州和州的过渡覆盖范围

2、混合HDL仿真

ModelSim将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。 ModelSim易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。

3、有效的调试环境

ModelSim调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。

ModelSim通过智能设计的调试环境简化了发现设计缺陷的过程。 ModelSim调试环境有效地显示设计数据，以便分析和调试所有语言。

ModelSim允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。

信号值可以在源窗口中注释并在波形查看器中查看，从而简化了对象及其声明之间以及访问文件之间的超链接导航的调试导航。

可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。

ModelSim与Mentor的旗舰模拟器Questa?共享一个共同的前端和用户界面。这使客户可以轻松升级到Questa，因为他们需要更高的性能并支持高级验证功能。

软件亮点

-采用直接编译结构，编译仿真速度最快

-单一内核无缝地进行VHDL和Verilog混合仿真

-与机器和版本无关，便于数据移植和库维护

-与机器无关的编译代码编于保护和利用IP

-简单易用和丰富的图形用户界面，快速全面调试

-Tcl/Tk用户可定制仿真器

-完全支持VHDL/Verilog国际标准,完全支持Verilog 2001

-支持众多的ASIC和FPGA厂家库

-集成的Performance analyzer帮助分析性能瓶颈，加速仿真

-灵活的执行模式，Debug模式可以进行高效的调试，效率模式大幅度提高仿真速度

-加强的代码覆盖率功能Code coverage，能报告出statement 、branch、condiTIon

- expression、toggle、fsm等多种覆盖率情况，进一步提高了测试的完整性

-同一波形窗口可以显示多组波形，并且能进行多种模式的波形比较（Wave Compare）

-先进的Signal Spy功能，可以方便地访问VHDL 或者 VHDL 和Verilog 混合设计中的下层模块的信号，便于设计调试

-支持加密IP

-集成的 C调试器，支持用C 语言完成测试平台和模块；支持64位的OS

安装教程

1、解压下载的软件，得到modelsim-win64-10.5-se.exe安装程序和crak文件夹，首先我们双击主程序，进入欢迎界面，点击下一步

2、选择安装位置，默认是C盘，可以点击浏览选择其他路径，点击下一步

3、出现软件的许可协议，点击同意

4、正在安装中，时间会比较长，耐心等待一会儿

5、创建桌面快捷方式，点击是

6、需要重启计算机，点击是

7、选中Modelsim SE 10.5，右键，双击打开软件安装位置，将crak文件夹中的MentorKG.exe、mgls.dll以及patch64_dll.bat复制到软件安装目录下的Win64文件夹内

8、进入安装目录下的win64 文件夹找到mgls.dll mgls64.dll两个文件，右键点击属性，去掉只读属性。

9、运行patch_dll.bat生成license文件后会自动用记事本打开license.txt.生成的license.txt，保存在安装目录中

10、右键点击我的电脑，点击属性>高级系统设置>高级>环境变量>新建，新建用户环境变量【MGLS_LICENSE_FILE】，变量值为license放置的目录，例如：【C:\modeltech64_10.5\win64\LICENSE.TXT】,点击确定即可成功

仿真建立教程

第一步：打开Modelsim SE，点击菜单栏File>New>Project，准备新建工程。

第二步：弹出Create Project对话框，按下图填写仿真工程名称，以及工程的存储路径，以及默认库的的名称，这里默认库名为work，我们通常叫作工作库。设置好后点击OK。

这里介绍一下库的概念，即library。库是Modelsim仿真的载体，Modelsim会将仿真工程中的设计文件（DUT）和激励文件（Testbench）的编译（Compile）结果存放在work库中，在我们新建工程的时候就会带着生成一个work库，如下图在Modelsim工作区，选择Library选项卡，我们可以看到生成的work库，此时work库是空的，因为我们还没有添加并仿真设计文件和激励文件。

第三步：新建或添加设计文件，这里我们已经写好的testbench和待测模块，所以选择直接添加已存在文件即可。

第四步：依次添加testbench和待测模块文件。

第五步：编译我们的DUT和Testbench文件，如下图在工作区域选择Project选项卡，右键选择Compile>Compile All，编译所有。

第六步：切回到Library，此时再看work库就不是空的了，work库里的fifo_test和fifo_test_tb分别是fifo_test.v（DUT）和fifo_test_tb.v（Testbench）的编译结果。选中Testbench仿真结果fifo_test_tb，右键>Simulate without Optimization，启动无优化仿真。